CVS172x 高速雙通道數(shù)字隔離器

CVS172x 高速雙通道數(shù)字隔離器

1. 產(chǎn)品特性

? 信號傳輸速率: DC to 150Mbps
? 寬電源電壓范圍： 2.5V to 5.5V
? 寬溫度范圍: -55°C to 125°C
? 無需啟動初始化
? 默認輸出高電平和低電平選項
? 優(yōu)異的電磁抗擾度
? 高 CMTI: ±150kV/μs (典型值)
? 低功耗， (典型值):
? 電流為 1.5mA/通道（@5V， 1Mbps ）
? 電流為 6.6mA/通道（@5V， 100Mbps ）
? 精確時序 (典型值)
? 8ns 傳播延遲
? 1ns 脈沖寬度失真
? 2ns 傳播延遲偏差
? 5ns 最小脈沖寬度
? 高達 5KV_RMS 的隔離電壓
? 隔離柵壽命: >40 年
? 施密特觸發(fā)器輸入
? 窄體 SOIC8(S)， 寬體 SOIC8(G)封裝和寬體SOIC16(W)， 符合 RoHS 標準

2. 應(yīng)用

? 工業(yè)自動化
? 電機控制
? 醫(yī)療電子
? 隔離開關(guān)電源
? 太陽能逆變器
? 隔離 ADC, DAC

3. 概述

CVS172x 是一款高性能 2 通道數(shù)字隔離器具有精確的時序特性和低電源損耗。在隔離 CMOS 數(shù)字 I/O 時，器件可提供高電磁抗擾度和低輻射。 所有器件版本均具有施密特觸發(fā)器輸入，可實現(xiàn)高抗噪性能。每條隔離通道的邏輯輸入和輸出緩沖器均由二氧化硅(SiO2) 絕緣柵隔離。所有設(shè)備都具有故障安全模式選項。 如果輸入側(cè)電源掉電或信號丟失，對于后綴為 L 的設(shè)備，默認輸出為低，對于帶有后綴 H 的設(shè)備，默認輸出為高。器件具有高絕緣能力， 有助于防止數(shù)據(jù)總線或其他電路上的噪聲和浪涌進入本地接地端， 從而干擾或損壞敏感電路。 高 CMTI 能力有望保證數(shù)字信號的正確傳輸。 器件采用 8 腳窄體 SOIC， 8 腳寬體SOIC 和 16 腳寬體 SOIC 封裝。 所有產(chǎn)品均具有3.75kVrms 的隔離額定值，寬體封裝的產(chǎn)品支持絕緣耐壓高達 5kVrms。

簡化通道結(jié)構(gòu)圖

通道 A 和 B 被隔離電容隔開。
GNDA 和 GNDB 分別連接 A 側(cè)信號和 B 側(cè)電源隔離接地。

引腳名稱	SOIC8 引腳編號	類型
VDDA	1	電源
VI1/VO1	2	邏輯輸入/輸出
VI2/VO2	3	邏輯輸入/輸出
GNDA	4	地
GNDB	5	地
VI2/VO2	6	邏輯輸入/輸出
VI1/VO1	7	邏輯輸入/輸出
VDDB	8	電源

引腳名稱	SOIC16 引腳編號	類型	描述
GNDA	1	地	A 側(cè)接地基準點
NC	2	NC	無內(nèi)部連接
VDDA	3	電源	A 側(cè)電源電壓
VI1/VO1	4	邏輯輸入/輸出
VI2/VO2/NC1	5	邏輯輸入/輸出
NC	6	NC	無內(nèi)部連接
GNDA	7	地	A 側(cè)接地基準點
NC	8	NC	無內(nèi)部連接
GNDB	9	地	B 側(cè)接地基準點
NC	10	NC	無內(nèi)部連接
NC	11	NC	無內(nèi)部連接
VI2/VO2	12	邏輯輸入/輸出
VI1/VO1	13	邏輯輸入/輸出
VDDB	14	電源	B 側(cè)電源電壓
NC	15	NC	無內(nèi)部連接
GNDB	16	地	B 側(cè)接地基準點
備注： 1.無連接。這些引腳沒有內(nèi)部連接。它們可以懸空，連接到VDD或連接到GND。

絕對最大額定值 ₁

參數(shù)	最小值	最大值	單位
VDDA, VDDB 電源電壓2	-0.5	6	V
Vin 輸入電壓 Ax, Bx, ENx	-0.5	VDDA+0.53	V
IO 輸出電流	-20	20	mA
TJ 結(jié)溫		150	°C
TSTG 存儲溫度范圍	-65	150	°C
備注: 1．等于或超出上述絕對最大額定值可能會導(dǎo)致產(chǎn)品永久性損壞。這只是額定最值，并不能以這些條件或者在任何其它超出本技術(shù)規(guī)范操作章節(jié)中所示規(guī)格的條件下，推斷產(chǎn)品能否正常工作。長期在超出最大額定值條件下工作會影響產(chǎn)品的可靠性。 2．除差分 I / O 總線電壓以外的所有電壓值， 均相對于本地接地端子（GNDA 或 GNDB），并且是峰值電壓值。 3．最大電壓不得超過 6 V。

ESD 額定值

		數(shù)值	單位
VESD 靜電放電	人體模型 (HBM), 根據(jù) ANSI/ESDA/JEDEC JS-001,所有引腳 1	±6000	V
	組件充電模式(CDM), 根據(jù) JEDEC specification JESD22-C101, 所有引腳 2	±2000
備注: 1． JEDEC 文件 JEP155 規(guī)定 500V HBM 可通過標準 ESD 控制過程實現(xiàn)安全制造。 2． JEDEC 文件 JEP157 規(guī)定 250V CDM 允許使用標準 ESD 控制過程進行安全制造。

建議工作條件

參數(shù)		最小值	典型值	最大值	單位
VDDA, VDDB 電源電壓		2.375	3.3	5.5	V
VDD（UVLO+） VDD電源電壓上升時的欠壓閾值		1.95	2.24	2.375	V
VDD（UVLO-） VDD電源電壓下降時的欠壓閾值		1.88	2.1	2.325	V
VHYS（UVLO） VDD遲滯欠壓閾值		70	140	250	mV
IOH 高電平輸出電流	VDDO1 = 5V	-4			mA
	VDDO = 3.3V	-2
	VDDO = 2.5V	-1
IOL 低電平輸出電流	VDDO = 5V			4	mA
	VDDO = 3.3V			2
	VDDO = 2.5V			1
VIH 輸入閾值邏輯高電平		2			V
VIL 輸入閾值邏輯低電平				0.8	V
DR                              信號傳輸速率		0		150	Mbps
TA 環(huán)境溫度		-55	27	125	°C
備注: 1. VDDO = 輸出側(cè) VDD

隔離特性

參數(shù)	測試條件	數(shù)值		單位
		G/W	S
CLR 外部氣隙（間隙） 1	測量輸入端至輸出端，隔空最短距離	8	4	mm
CPG 外部爬電距離 1	測量輸入端至輸出端，沿殼體最短距離	8	4	mm
DTI 隔離距離	最小內(nèi)部間隙 （內(nèi)部距離)	19	19	μm
CTI 相對漏電指數(shù)	DIN EN 60112 (VDE 0303-11); IEC 60112	>600	>600	V
材料組	依據(jù) IEC 60664-1	I	I
IEC 60664-1 過壓類別	額定市電電壓≤ 300 VRMS	I-IV	I-III
	額定市電電壓≤ 400 VRMS	I-IV	I-III
	額定市電電壓 ≤ 600 VRMS	I-III	n/a
DIN V VDE V 0884-11:2017-012
VIORM 最大重復(fù)峰值隔離電壓	交流電壓(雙極)	849	566	VPK
VIOWM 最大工作隔離電壓	交流電壓; 時間相關(guān)的介質(zhì)擊穿 (TDDB) 測試	600	400	VRMS
	直流電壓	849	566	VDC
VIOTM 最大瞬態(tài)隔離電壓	VTEST = VIOTM, t = 60 s (認證); VTEST = 1.2 × VIOTM, t= 1 s (100% 產(chǎn)品測試)	7070	5300	VPK
VIOSM 最大浪涌隔離電壓 3	測試方法 依據(jù) IEC 60065, 1.2/50 μs 波形, VTEST = 1.6 × VIOSM (生產(chǎn)測試)	6250	5000	VPK
qpd 表征電荷 4	方法 a， 輸入/輸出安全測試子類 2/3 后， Vini = VIOTM, tini = 60 s; Vpd(m) = 1.2 × VIORM, tm = 10 s	≤5	≤5	pC
	方法 a， 環(huán)境測試子類 1 后， Vini = VIOTM, tini = 60 s; Vpd(m) = 1.6 × VIORM, tm = 10 s	≤5	≤5
	Method b1, 常規(guī)測試 (100% 生產(chǎn)測試) 和前期 預(yù)處理 (抽樣測試) Vini = 1.2 × VIOTM, tini = 1 s; Vpd(m) = 1.875 × VIORM, tm = 1 s	≤5	≤5
CIO 柵電容, 輸入到輸出 5	VIO = 0.4 × sin (2πft), f = 1 MHz	~0.5	~0.5	pF
RIO 絕緣電阻 5	VIO = 500 V, TA = 25°C	>1012	>1012	Ω
	VIO = 500 V, 100°C ≤ TA ≤ 125°C	>1011	>1011
	VIO = 500 V at TS = 150°C	>109	>109
污染度		2	2
UL 1577
VISO 最大隔離電壓	VTEST = VISO , t = 60 s (認證), VTEST = 1.2 × VISO , t = 1 s (100%生產(chǎn)測試)	5000	3750	VRMS
備注: 1. 根據(jù)應(yīng)用的特定設(shè)備隔離標準應(yīng)用爬電距離和間隙要求。 注意保持電路板設(shè)計的爬電距離和間隙距離，以確保印刷電路板上隔離器的安裝焊盤不會縮短該距離。 在某些情況下印刷電路板上的爬電距離和間隙相等。 在印刷電路板上插入凹槽的技術(shù)有助于提高這些指標。 2. 該標準僅適用于安全等級內(nèi)的安全電氣絕緣。 應(yīng)通過適當?shù)谋Ｗo電路確保符合安全等級。 3. 測試在空氣或油中進行，以確定隔離屏障的固有浪涌抗擾度。 4. 表征電荷是由局部放電引起的放電電荷(pd)。 5. 柵兩側(cè)的所有引腳連接在一起，形成雙端子器件。

電氣特性

VDDA = VDDB = 5 V ± 10%, TA = -55 to 125°C

參數(shù)	測試條件	最小值	典型值	最大值	單位
VOH 輸出電壓邏輯高電平	IOH = -4mA; 圖 8-1	VDDO1-0.4	4.8		V
VOL 輸出電壓邏輯低電平	IOL = 4mA; 圖 8-1		0.2	0.4	V
VIT+(IN) 正輸入閾值		1.4	1.67	1.9	V
VIT-(IN) 負輸入閾值		1	1.23	1.4	V
VI(HYS) 輸入閾值遲滯		0.3	0.44	0.5	V
IIH 輸入高電平漏電流	VIH = VDDA at Ax or Bx or Enx			4	μA
IIL 輸入低電平漏電流	VIL = 0 V at Ax or Bx	-4			μA
ZO 輸出阻抗 2			50		Ω
CMTI 共模瞬變抗擾度	VI = VDDI1 or 0 V, VCM = 1200 V; 圖 8-3	100	150		kV/μs
CI 輸入電容 3	VI = VDD/ 2 + 0.4×sin(2πft), f = 1 MHz, VDD = 5 V		2		pF
備注: 1. VDDI = 輸入側(cè) VDD, VDDO = 輸出側(cè) VDD 2. 正常隔離器通道的輸出阻抗約為 50Ω±40％。 3. 從引腳到地測量。

VDDA = VDDB = 3.3 V ± 10%, TA = -55 to 125°C

參數(shù)	測試條件	最小值	典型值	最大值	單位
VOH 輸出電壓邏輯高電平	IOH = -4mA; 圖 8-1	VDDO1-0.4	3.1		V
VOL 輸出電壓邏輯低電平	IOL = 4mA; 圖 8-1		0.2	0.4	V
VIT+(IN) 正輸入閾值		1.4	1.67	1.9	V
VIT-(IN) 負輸入閾值		1	1.23	1.4	V
VI(HYS) 輸入閾值遲滯		0.3	0.44	0.5	V
IIH 輸入高電平漏電流	VIH = VDDA at Ax or Bx or Enx			4	μA
IIL 輸入低電平漏電流	VIL = 0 V at Ax or Bx	-4			μA
ZO 輸出阻抗 2			50		Ω
CMTI 共模瞬變抗擾度	VI = VDDI1 or 0 V, VCM = 1200 V; 圖 8-3	100	150		kV/μs
CI 輸入電容 3	VI = VDD/ 2 + 0.4×sin(2πft), f = 1 MHz, VDD = 3.3 V		2		pF
備注: 1. VDDI = 輸入側(cè) VDD, VDDO = 輸出側(cè) VDD 2. 正常隔離器通道的輸出阻抗約為 50Ω±40％。 3. 從引腳到地測量。

VDDA = VDDB = 2.5 V ± 5%, TA = -55 to 125°C

參數(shù)	測試條件	最小值	典型值	最大值	單位
VOH 輸出電壓邏輯高電平	IOH = -4mA; 圖 8-1	VDDO1-0.4	2.3		V
VOL 輸出電壓邏輯低電平	IOL = 4mA; 圖 8-1		0.2	0.4	V
VIT+(IN) 正輸入閾值		1.4	1.67	1.9	V
VIT-(IN) 負輸入閾值		1	1.23	1.4	V
VI(HYS) 輸入閾值遲滯		0.3	0.44	0.5	V
IIH 輸入高電平漏電流	VIH = VDDA at Ax or Bx or Enx			4	μA
IIL 輸入低電平漏電流	VIL = 0 V at Ax or Bx	-4			μA
ZO 輸出阻抗 2			50		Ω
CMTI 共模瞬變抗擾度	VI = VDDI1 or 0 V, VCM = 1200 V; 圖 8-3	100	150		kV/μs
CI 輸入電容 3	VI = VDD/ 2 + 0.4×sin(2πft), f = 1 MHz, VDD = 2.5 V		2		pF
備注: 1. VDDI = 輸入側(cè) VDD, VDDO = 輸出側(cè) VDD 2. 正常隔離器通道的輸出阻抗約為 50Ω±40％。 3. 從引腳到地測量。

時序特性
VDDA = VDDB = 5 V ± 10%, TA = -55 to 125°C

參數(shù)	測試說明	最小值	典型值	最大值	單位
DR 數(shù)據(jù)速率			0	150	Mbps
PWmin 最小脈寬				5	ns
tPLH, tPHL 傳播延遲	圖 8-1	5	8	13	ns
PWD 脈沖寬度失真 |tPLH - tPHL|			0.2	4.5	ns
tsk(o) 通道到通道輸出偏移時間 1	同方向通道		0.4	2.5	ns
tsk(pp) 片與片之間通道輸出偏移時間 2			2	4.5	ns
tr 輸出上升時間	圖 8-1		2.5	4	ns
tf 輸出下降時間	圖 8-1		2.5	4	ns
tDO 默認輸出延遲時間從輸入電源損耗	圖 8-2		8	12	ns
tSU 啟動時間			15	40	μs
備注: 1. tsk(o) 為具有所有驅(qū)動輸入連接在一起的單個設(shè)備的輸出與驅(qū)動相同負載時沿相同方向切換的輸出之間的偏差 2. tsk(pp)是在相同的電源電壓、溫度、輸入信號和負載下，不同器件在同一方向切換的任意終端之間傳播延遲時間的差值

VDDA = VDDB = 3.3 V ± 10%, TA = -55 to 125°C

參數(shù)	測試說明	最小值	典型值	最大值	單位
DR 數(shù)據(jù)速率			0	150	Mbps
PWmin 最小脈寬				5	ns
tPLH, tPHL 傳播延遲	圖 8-1	5	8	13	ns
PWD 脈沖寬度失真 |tPLH - tPHL|			0.2	4.5	ns
tsk(o) 通道到通道輸出偏移時間 1	同方向通道		0.4	2.5	ns
tsk(pp) 片與片之間通道輸出偏移時間 2			2	4.5	ns
tr 輸出上升時間	圖 8-1		2.5	4	ns
tf 輸出下降時間	圖 8-1		2.5	4	ns
tDO 默認輸出延遲時間從輸入電源損耗	圖 8-2		8	12	ns
tSU 啟動時間			15	40	μs
備注: 1. tsk(o) 為具有所有驅(qū)動輸入連接在一起的單個設(shè)備的輸出與驅(qū)動相同負載時沿相同方向切換的輸出之間的偏差 2. tsk(pp)是在相同的電源電壓、溫度、輸入信號和負載下，不同器件在同一方向切換的任意終端之間傳播延遲時間的差值

VDDA = VDDB = 2.5 V ± 5%, TA = -55 to 125°C

參數(shù)	測試說明	最小值	典型值	最大值	單位
DR 數(shù)據(jù)速率			0	150	Mbps
PWmin 最小脈寬				5	ns
tPLH, tPHL 傳播延遲	圖 8-1	5	8	13	ns
PWD 脈沖寬度失真 |tPLH - tPHL|			0.2	5.0	ns
tsk(o) 通道到通道輸出偏移時間 1	同方向通道		0.4	2.5	ns
tsk(pp) 片與片之間通道輸出偏移時間 2			2	5.0	ns
tr 輸出上升時間	圖 8-1		2.5	4	ns
tf 輸出下降時間	圖 8-1		2.5	4	ns
tDO 默認輸出延遲時間從輸入電源損耗	圖 8-2		8	12	ns
tSU 啟動時間			15	40	μs
備注: 1. tsk(o) 為具有所有驅(qū)動輸入連接在一起的單個設(shè)備的輸出與驅(qū)動相同負載時沿相同方向切換的輸出之間的偏差 2. tsk(pp)是在相同的電源電壓、溫度、輸入信號和負載下，不同器件在同一方向切換的任意終端之間傳播延遲時間的差值

參數(shù)測量信息

備注:
1. 信號發(fā)生器產(chǎn)生輸入信號 VIN具有以下約束條件:波形頻率≤100kHz，占空比 50%， tr≤3ns， tf≤3ns。由于波形發(fā)生器的輸出阻抗 Zout = 50Ω， 圖中的 50Ω 電阻是用來匹配。在實際應(yīng)用中不需要。

2. CL 是大約 15pF 的負載電容和儀表電容。由于負載電容會影響輸出上升時間，因此它是時序特性測量的關(guān)鍵因素。

圖 8-1 時序特性測試電路和電壓波形

備注:
1. 信號發(fā)生器產(chǎn)生輸入信號 VIN具有以下約束條件:波形頻率≤100kHz，占空比 50%， tr≤3ns， tf≤3ns。由于波形發(fā)生器的輸出阻抗 Zout = 50Ω， 圖中的 50Ω 電阻是用來匹配。在實際應(yīng)用中不需要。
2. CL 是大約 15pF 的負載電容和儀表電容。由于負載電容會影響輸出上升時間，因此它是時序特性測量的關(guān)鍵因素。

圖 8-2 默認輸出延遲時間測試電路和電壓波形

備注:
1. 高壓浪涌脈沖發(fā)生器產(chǎn)生振幅> 1kV，上升/下降時間<10ns，達到共模瞬態(tài)噪聲壓擺率> 150kV /μs 的重復(fù)高壓脈沖。
2. CL 是大約 15pF 的負載電容以及儀表電容。
3. 通過 - 失敗標準：每當高壓浪涌到來時，輸出必須保持穩(wěn)定。
4. CBP 是 0.1~1uF 的旁路電容。

圖 8-3 共模瞬變抗擾度測試電路

9. 詳細說明
9.1. 工作原理
產(chǎn)品 采用全差分隔離電容技術(shù)。由 SiO2 構(gòu)成的高壓隔離電容為不同的電壓域之間提供可靠的絕緣屏障，并提供可靠的高頻信號傳輸路徑；為了保證穩(wěn)定的數(shù)據(jù)傳輸質(zhì)量，引入開關(guān)鍵控(OOK)調(diào)制解調(diào)技術(shù)。發(fā)射機(TX)將輸入信號調(diào)制到載波頻率上，即 TX 在一個輸入狀態(tài)下通過隔離電容傳遞高頻信號，而在另一個輸入狀態(tài)下無信號通過隔離電容，然后接收機根據(jù)檢測到的帶內(nèi)數(shù)據(jù)重建輸入信號。 這個架構(gòu)為隔離的不同電壓域之間提供了可靠的數(shù)據(jù)傳輸路徑，在啟動時不需要考慮初始化。 全差分的隔離電容架構(gòu)可以最大限度地提高信號共模瞬態(tài)抗干擾能力。

產(chǎn)品采用先進的電路技術(shù)可以有效的抑制載波信號和 IO 開關(guān)引入的 EMI。 相比于電感耦合隔離架構(gòu)， 電容耦合架構(gòu)具有更高的電磁抗干擾能力。 OOK 調(diào)制方案消除了脈沖調(diào)制方案中可能出現(xiàn)的脈沖丟失引起的誤碼現(xiàn)象。 圖 9-1 和圖 9-2 分別為單通道功能框圖和 OOK 開關(guān)鍵控調(diào)制方案波形示意圖。

9.2. 功能框圖

圖 9-1 單通道功能框圖

圖 9-2 OOK 開關(guān)鍵控調(diào)制方案波形示意圖

真值表
表 9-1 為 器件真值表 。

VDDI	VDDO	輸入(Ax/Bx)2	輸出 (Ax/Bx)	模式
PU	PU	H	L	正常運行模式： 通道的輸出跟隨通道輸入狀態(tài)
		H	L
		Open	Default	默認輸出故障安全模式： 如果通道的輸入保持斷開狀態(tài)，則其輸出將變?yōu)槟J值高
PD	PU	X	Default	默認輸出故障安全模式： 如果輸入側(cè) VDD 未通電，則輸出進入默認輸出故障安全模式高電平
X	PD	X	Undetermined	如果輸出側(cè) VDD 未供電，則輸出的狀態(tài)不確定。 3
備注: 1. VDDI =輸入側(cè) VDD; VDDO =輸出側(cè) VDD; PU = 上電 (VCC ≥ 2.375 V); PD = 斷電(VCC ≤ 2.25 V); X = 無關(guān); H =高電平; L =低電平; Z =高阻抗。 2. 強驅(qū)動的輸入信號可以通過內(nèi)部保護二極管微弱地驅(qū)動浮動的 VDD，從而導(dǎo)致輸出不確定。 3. 當電源電壓 2.25V < VDDI， VDDO < 2.375 V 時，輸出狀態(tài)不確定。

應(yīng)用電路

相比于光耦器件，數(shù)字隔離器不需要外部元件來提供偏置或限制電流能力，只需要兩個外部 VDD 旁路電容（0.1μF 至 1μF）即可工作。產(chǎn)品輸入同時兼容 CMOS 和 TTL 電平，僅吸收微安級的輸入漏電流，無需外部緩沖電路即可驅(qū)動。輸出電阻為 50Ω（軌到軌輸出），可提供正向和反向通道配置。

系列數(shù)字隔離器應(yīng)用原理圖